2D/2.1D/2.3D/2.5D/3D/3.5D封装技术全解
摩尔定律放缓、AI 超高带宽刚需、异构多芯片融合需求、成本与迭代压力、供应链安全五大核心驱动力，共同推动 2D/2.1D/2.3D/2.5D/3D/3.5D、混合键合、TCB/HCB 等整套先进封装技术成为半导体行业核心发展主线。
01 什么是2D封装？
2D封装采用积层式封装基板的芯粒异构集成封装
1）上层各类异构芯粒（并排平铺在封装基板顶面，2D 平面布局）
SoC 芯粒：CPU/GPU/FPGA/ASIC 主逻辑大芯片
HBM 堆栈：多层 DRAM 垂直堆叠存储（内部自带 3D TSV 结构），底层搭配 Logic 中介芯粒
互连介质：Microbump 微凸点，芯粒与封装基板之间高密度垂直互连
2）中间核心载体：Build-up Package Substrate 积层封装基板
多层树脂积层基板，作用：
a. 承载多颗不同工艺、不同功能的芯粒（逻辑 + 存储异构平铺）
b. 基板内部细密金属布线，实现 SoC 与 HBM 芯粒短距离高速互连，大幅缩短走线长度
c. 向下扇出信号至底部 BGA 焊球
3）底层互连与主板
BGA Ball：封装基板底部大间距焊球，把整个封装焊接到 PCB 印刷电路板
PCB：系统主板，承载整套 2D 封装、电源、外设接口
图：Fanout Panel-Level Packaging for Heterogeneous Integration
02 什么是2.1D封装？
2.1D介于 2D 有机基板封装与 2.5D 硅 TSV 中介层之间的折中技术路线：在常规积层封装基板上方，额外增加一层超薄薄膜重布线层（Thin-Film layers），作为高密度横向互连层；
1）上层异构芯粒（平面平铺）
SoC 大芯粒：CPU/GPU/FPGA/ASIC 主逻辑芯片
HBM 存储堆栈：内部是 3D TSV 垂直堆叠多层 DRAM，底部配套 Logic 底层芯粒
互连：Microbump 微凸点，实现芯粒与薄膜层高密度垂直互连（TCB 热压键合工艺配套结构）
2）核心特有层：Thin-Film layers 薄膜重布线层（2.1D 标志性结构）
材质：高分子 / 无机介质薄膜 + 超薄铜布线，无硅基底、无 TSV 垂直通孔（TSV-less）
作用：
① 实现 SoC 与 HBM 芯粒之间超细密、短距离横向高速互联；
② 布线线宽 / 间距远优于下方有机积层基板，接近硅中介层密度；
③ 把芯粒高密度 I/O 扇出，向下对接下层封装基板粗布线。
对比区分：不同于 2.5D 硅中介层，薄膜层没有穿透硅的 TSV，垂直信号只能向下走到有机基板，无法直接贯穿中介层。
3）下层载体：Build-up Package Substrate 积层有机封装基板
常规多层树脂基板，承接薄膜层的信号，完成全局电源、信号扇出。
03 什么是2.3D封装？
属于无硅 TSV 中介层的扇出先进封装路线，在 2.1D 薄膜层基础上做结构升级：
中介层是精细线宽线距 Fan-out RDL 重布线层，同时引入两层凸点结构（上层 Microbump、下层 C4 bump），把高密度芯粒互连与向下基板扇出完全分层；全程无硅基底、无 TSV 通孔（TSV-less），成本更低。
1）顶层异构芯粒（平面平铺）
SoC 芯粒：CPU/GPU/FPGA/ASIC 主逻辑大芯片
HBM 堆栈：内部为 3D TSV 垂直堆叠多层 DRAM，底部搭配 Logic 底层芯粒
互连：Microbump 微凸点，芯粒与 RDL 中介层微米级高密度对接，配套 TCB 热压键合 + NCF 工艺。
2）2.3D 标志性核心层：Fine Metal L/S Fan-out RDL-interposer
精细线宽 / 线距扇出型 RDL 重布线中介层（TSV-less，无硅、无 TSV 通孔）
优势：布线 L/S（线宽 / 线间距）做到微米级，密度远超 2D/2.1D 有机基板，逼近硅中介层；
作用：① 实现 SoC 与 HBM 超短距离高速横向互连；② 完成高密度 I/O 扇出，向下通过 C4 铜凸点对接下层基板。
3）双层凸点分层互连（2.3D 区别于 2.1D 的关键特征）
上层：Microbump（芯粒 ↔ RDL 中介层，超细间距，万级 I/O 通道）
下层：C4 bump（含 Cu 铜柱结构）（RDL 中介层 ↔ 积层基板，中等间距扇出通道）
两层凸点把 “芯粒高密度互联” 和 “向基板扇出” 物理分层，互不干涉，布线设计自由度大幅提升。
4）下层基础载体：Build-up Package Substrate 积层有机封装基板
成熟多层树脂基板，承接 C4 凸点信号，完成全局电源、低速信号大范围扇出。
图：Fan-Out(Chip-Last) 2.3D Heterogeneous Integration
04 什么是2.5D封装？
2.5D 与前面 2D/2.1D/2.3D 最核心区分：中介层是硅材质 + 内置 TSV 硅通孔，不再是有机薄膜、无 TSV 结构。
1）顶层平面平铺异构芯粒
SoC 芯粒：CPU/GPU/FPGA/ASIC 主计算逻辑芯片
HBM 堆栈：内部依靠3D TSV垂直堆叠多层 DRAM 存储，底部配套 Logic 底层芯粒
互连：Microbump 微凸点，芯粒与硅中介层高密度互连，配套 TCB 热压键合 + NCF 非导电膜工艺。
2）2.5D 标志性核心层：TSV-interposer 硅中介层（蓝色区域）
全图最关键结构，也是和 2D/2.1D/2.3D 的本质区别：
基底是单晶硅晶圆，表面制作细密 RDL 重布线层，实现 SoC 与 HBM 芯粒超短距离横向高速互联；
内部垂直打通TSV 硅通孔，铜金属填充，实现中介层顶面信号垂直贯通到中介层底面；
布线 L/S（线宽线距）是四类架构里最小、I/O 密度最高，信号完整性、带宽性能最优。
3）双层凸点分层互连（和 2.3D 结构一致）
上层 Microbump：芯粒 ↔ 硅中介层，超细间距，承载上万路高速数据通道；
下层 C4 bump（含 Cu 铜柱）：硅中介层底面 ↔ 积层封装基板，负责电源、低速信号向下扇出。
4）下层基础载体：Build-up Package Substrate 积层有机封装基板
成熟多层树脂基板，承接 C4 凸点输出的信号，完成大范围电源分配、低速 IO 扇出。
图：NVIDIA H100 GPU for AI Application
05 什么是3D封装？
前面 2.5D 是无源 TSV 硅中介层（仅布线、无晶体管电路），3D 架构使用Active 有源硅中介层—— 中介层硅基底内部直接制作晶体管、逻辑电路、缓存、IO 驱动单元，中介层本身具备计算 / 信号处理能力，是 2.5D 到纯 3D 堆叠的升级形态。
1）顶层平铺异构芯粒
SoC 芯粒：CPU/GPU/FPGA/ASIC 主计算裸片
HBM 堆栈：内部采用 3D TSV 垂直堆叠多层 DRAM（属于芯片级 3D 堆叠），底部带 Logic 底层芯粒
互连：Microbump 微凸点，芯粒与有源硅中介层高密度垂直互连，配套 TCB 热压键合 + NCF 工艺。
2）3D 架构核心：Active TSV-interposer 有源 TSV 硅中介层（蓝色核心层）
这是和 2.5D 无源中介最本质差异：
基底为单晶硅，不仅有表面 RDL 重布线层、垂直贯通 TSV 铜通孔；
硅基底内部制作有源晶体管电路（缓存、信号中继、电源管理、IO 接口逻辑），中介层不再只是单纯布线载体，可参与数据运算与信号转发；
TSV 垂直打通中介层上下表面，实现顶层芯粒信号向下直达底层 C4 凸点；
布线密度、I/O 容量、供电能力优于 2.5D 无源中介。
3）双层分级凸点互连（同 2.5D 架构）
上层 Microbump：芯粒 ↔ 有源硅中介，超细间距万路级高速互连；
下层 C4 bump（Cu 铜柱结构）：有源中介底面 ↔ 积层封装基板，负责全局电源、低速信号扇出。
4）下层基础载体：Build-up Package Substrate 积层有机封装基板
成熟多层树脂基板，承接 C4 凸点输出信号，完成大范围电源分配、外设 IO 扇出。
图：Leti/STMicroelectronics’ Chiplet on Active TSV-interposer
06 什么是3.5D封装？
整条链路分为四大阶段：SoC 拆分 → 芯粒设计 → 前端混合键合集成（可选）→ 后端异构封装
阶段 1：SoC Partition/Split（芯片分拆，芯粒化）
两条分拆思路：
a. 功能分区拆分：完整 SoC 拆分为「Logic 计算芯粒 + I/O 接口芯粒」，分离核心逻辑与高速 IO；
b. 同功能模块化拆分：大尺寸 Logic 整片拆分为 Logic1/Logic2/Logic3 多颗同工艺芯粒，降低单片光罩成本、提升晶圆良率。
阶段 2：Chiplet Designs 芯粒独立设计
拆分后的每颗芯粒单独流片、单独完成晶圆前端制造，不同芯粒可选用最优工艺节点（逻辑先进制程、IO 成熟制程）。
阶段 3：Frontend Chiplets Integration (Optional) 前端芯粒集成（可选，3.5D 核心创新步骤）
a. 红圈标注，是区别于 2.5D/3D 的关键：封装前先在晶圆厂完成芯粒混合键合
b. 可用互连工艺：
c. μBump：微凸键合（TCB 路线）
d. Bumpless CoW / WoW：无凸块晶圆对晶圆 / 裸片对晶圆铜铜混合键合（Cu-Cu Hybrid Bonding，即前文 HCB）
e. 典型形态 SolC（System on Layer，层上系统）：多颗芯粒先垂直 / 平面键合为复合芯粒，再送入封装厂。
阶段 4：Backend Heterogeneous Integration Packaging 后端异构封装集成
a. 经过前端预键合的复合芯粒，再统一贴装到 TSV 硅中介层、积层基板上，完成整套系统封装；
b. 对应前面 2D/2.1D/2.3D/2.5D/3D 封装基板架构。
来源：《半导体小马》
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