半导体行业依赖一个简单的公式已超过五十年——把晶体管做的更小，在每个晶圆上集成更多器件，就会带来性能飙升与成本骤降。尽管每个新节点都在速度、能效和密度上带来可预测的提升，但这一公式正迅速失去动力。

       随着晶体管进入个位数纳米制程，制造成本飙升而非下降。供电正成为速度与热控制的瓶颈，而定义摩尔定律的自动性能提升正在减弱。

为维持进步，芯片制造商已开始向上探索——字面意义上的“向上”。他们不再将所有组件构建在单一平面上，而是将逻辑、电源和存储器垂直堆叠。虽然2.5D封装已通过将裸片并排放置在中介层上实现部分量产，但IMEC的CMOS 2.0提案更进一步。它创建了一个晶圆级的层状结构，每层针对其功能优化并通过超密互连技术实现连接。

       其优势显而易见。一个3D系统级芯片可在不依赖更小的晶体管的条件下，提供更高带宽、更高密度和更低能耗。但挑战同样重大。将晶圆层对准至亚微米公差、管理热应力，以及重新思考设计和制造的每个阶段，将需要行业前所未有的协作水平。

       与此同时，应用场景对算力的需求正在加速。AI训练工作负载、高级分析和广泛的连接，正推动数据中心和设备制造商寻找维持增长的新途径。

    “下一个时代将不仅由更小的晶体管定义，”IMEC总裁兼首席执行官Luc Van den hove在ITFWorld演讲中表示，“它将通过三维集成功能来克服二维微缩的瓶颈。”

CMOS 2.0既直接又激进。其核心理念是将芯片拆分为各层，独立优化每层，并将它们键合在一起，如同单一单片器件。理论上，这是纳米片之后的下一步。实践中，它将测试行业是否能像曾经微缩晶体管那样有效地扩展复杂性。

       CMOS 2.0的核心是突破单片裸片的限制，将每个芯片层独立制造，并针对其角色优化，然后堆叠成统一的系统，而非将逻辑、存储器和模拟模块集成在同一平面。

该方法结合四大核心理念：

• 背面供电（Backside power delivery）：将电源轨（power rails）从正面金属堆栈移至晶圆背面，降低IR压降，并且不与信号电路的布线争夺空间。

• 精细间距混合键合（Fine-pitch hybrid bonding）：使用铜-铜互连连接堆叠层，尺度远小于传统微凸块。

• 互补场效应晶体管（CFETs）：垂直堆叠n型和p型晶体管，缩小标准单元高度并提升密度。

• 双面加工：允许设计者在晶圆两侧构建接触孔、通孔甚至晶体管，创造新的布线和集成选项。

       原则上，这种分层架构能实现更短的信号路径和逻辑与存储器间更高带宽，同时通过减少寄生损耗提升能效。其愿景是创建一个功能更接近3D片上网络的系统，而非通过长导线连接的平面模块组合。

       尽管这些概念可能听起来类似2.5D集成（如搭载于中介层上的小芯片），但存在重要差异。在2.5D封装中，已检测合格的裸片并排放置，并通过重分布层或硅桥连接。该方法提升了I/O密度并实现异质集成，但每个裸片仍是离散实体，通常自带封装和独立供电。相比之下，CMOS 2.0旨在实现真正的晶圆级堆叠，其中各层以面到面（或面到背）方式键合于单片结构中，并以更细微间距互连。其结果本质上是一个垂直而非水平组装的大型芯片。

     “仅缩小晶体管已不够。我们需要在所有维度上扩展系统，”Van den hove表示，“通过垂直集成不同功能，我们可在不依赖栅长缩小的情况下，持续改进密度和功耗。”

这一区别对性能、成本和可制造性具有重大影响。尽管2.5D系统可以利用现有工艺流程和测试基础设施，CMOS 2.0需要重新思考从晶圆减薄、键合到热管理和EDA工具的一切。每层必须精确对准、无空隙键合，并进行在线验证以避免良率损失累积。

“我们的理念是将晶圆视为可构建多层的平台，每层拥有其最优技术，”IMEC研发副总裁Julien Ryckaert表示，“这意味着每层可使用不同节点、不同设计规则和不同材料，以获得最佳性能和成本。”

尽管混合键合和背面供电已在测试芯片中得到验证，但将其与垂直CFET和双面加工结合，巨幅提升了芯片的复杂性。对多数晶圆厂而言，这不仅代表工艺变革，更是芯片构思、设计和量产方式的根本转变。

CMOS 2.0的优势

尽管堆叠晶圆的理念听起来简单，但CMOS 2.0背后的四大技术支柱均显著偏离了传统半导体制造。这些支柱共同定义了该方法的技术基础，同时说明了CMOS 2.0前景广阔，想要大规模应用也具有相应的挑战。

背面供电将电源轨移至晶圆背面，使设计者能释放正面金属层的宝贵布线通道。这降低了IR压降，并改善密集标准单元阵列中的时序收敛。英特尔已展示名为PowerVia的背面供电架构，IMEC的背面接触也使电压降发生显著降低。然而，集成背面通孔和金属化需要晶圆减薄和特殊工艺处理以防止翘曲和污染。

精细间距混合键合需通过铜-铜互连连接各堆叠层，其间距远小于传统微凸块。微凸块间距通常为40至50微米，而混合键合目标间距小于2微米。这实现了层间巨大带宽，但要求近乎完美的晶圆对准和表面处理工艺，以避免空洞或开路。

CFET则在全环绕栅晶体管（GAA）的概念基础上，垂直堆叠n型和p型器件。该配置将标准单元高度缩短30%至40%，并在不要求更小栅长的情况下提升逻辑密度。然而，对齐两类晶体管的栅极并通过多层集成接触孔，增加了光刻、沉积和刻蚀步骤的复杂性。

最后是双面加工允许在晶圆两侧制造器件、接触孔和布线层。在成熟的工艺流程中，这可实现额外供电分配、替代互连方案，甚至背面功能器件。但双面设计需要新的工艺模块用于晶圆翻转、对准和量测，以维持良率和性能。

这些支柱各自在技术上可行，但将它们组合到工艺流程中正是CMOS 2.0独特且极难实现的原因。良率管理、工艺控制和设计工具就绪度将决定这一愿景能否实现大规模量产。

      CMOS 2.0不仅重塑工艺流程，更从根本上改变设计者对系统分区、布线和验证的思考方式。在传统SoC中，布局规划始于标准单元的平面画布和可预测的金属层堆栈。电源分配和信号布线共同优化，前端逻辑与后端互连之间明显分离。

       当多层芯片堆叠于组件中时，许多此类假设不再适用。设计者需早期决定哪些模块应位于哪一层，以及电流如何垂直通过背面通孔。供电网络不再是单一网格，而是具有不同电阻路径和热约束的重叠平面。甚至像引脚分配这样基础的问题也变为三维问题，需要能跨多层建模布线资源的工具。

     “跨层分区不仅是布局规划问题，”Synopsys高级总监Amlendu Shekhar Choubey表示，“它改变了对供电、信号完整性以及各阶段需测试内容的思考方式。你必须从一开始考虑这些约束，否则永远无法实现时序收敛和良率。”

       这一转变也影响寄生参数提取。更短的垂直互连可改善延迟，但引入了需精确建模的电容驱动耦合效应。EDA工作流程必须考虑跨层热梯度，因为一层中的热点会降低相邻层性能或可靠性。设计者还需理解键合期间的机械应力如何随时间推移从而影响器件性能。

       布局布线工具同样需要演进。当今工具的构建，基于数十年二维布线和标准单元行的假设。当各层能以亚微米间距面到面连接时，布线变得更像组装3D网状网络。这需要新算法和设计规则，以及帮助工程师理解三维设计的可视化工具。

       除布线外，签核和验证流程也必须适配。多层集成需检查对准公差、键合质量和跨多工艺步骤的电源完整性。热仿真必须追踪热量如何穿过不同层，以及局部热点是否会降低性能。若无最新建模和分析工具，增加更多堆叠层时，良率损失累积的风险将上升。

    “EDA不再仅是芯片设计，”西门子EDA产品管理高级总监John Ferguson表示，“它是涵盖从理论概念到现场数据的整体体系。这意味着需跨层建模热效应、应力和电效应，且不拖长周转时间。”

测试和生命周期遥测正成为关键差异化因素。在多层组装中，已知的合格裸片（known-good-die）变为已知合格层（known-good-tiers），这意味着每个晶圆层必须在键合前测试和验证。实时监测现场可靠性的能力，取决于在多层系统的深处嵌入传感器。构建有效的硅生命周期管理策略，需在设计最早阶段，纳入测试钩和遥测基础设施。

    “测试和硅生命周期管理不能是事后考虑，”Synopsys的Choubey表示，“在垂直堆叠中，仍需要已知的合格裸片和现场遥测路径。”

这种复杂性水平还要求工程团队协作方式的变革。随着各领域更深度相互依赖，芯片设计、封装和制造之间的专业界限正开始模糊。对许多公司而言，这不仅是一次技术转型，更是文化转型，需要新工作流程、技能组合和伙伴关系。

    “将系统拆分为不同层，降低了各子系统的复杂性，但也增加了连接它们的复杂性，”西门子EDA定制IC验证部产品管理总监WeiLiiTan表示，“现在你有了相互关联的子系统，你必须找到子系统之间的最佳布线方式。”

制造工艺的挑战

       尽管CMOS 2.0愿景引人注目，但想要实现量产，需解决一长串制造挑战。即使单独来看，这些障碍也相当严峻。

亚微米混合键合或许是需克服的最大技术挑战。从40微米间距的微凸块转向低于2微米的铜-铜键合，要求晶圆对准精度低于100纳米。键合界面的任何颗粒或表面粗糙度均会导致空洞或断路。即使微小工艺偏差也可能导致良率损失，并影响堆叠起来的所有芯片层。

     “键合对准设备目前提供低于50纳米的精度，相当于低于100纳米的晶圆间套刻精度，”EV Group业务发展总监Bernd Dielacher表示，“该精度水平对支持IMEC的互连-缩小尺寸的技术路线至关重要。”

       背面加工和晶圆减薄带来了其他技术挑战。为实现背面供电，晶圆需减薄至约20微米，并进行极度小心的处理，以避免翘曲和污染。处理超薄衬底需要专用载具、临时键合胶和尚未标准化的清洗步骤。

     “处理超薄晶圆本身就是一门科学，”Brewer Science首席应用工程师Alice Guerrero表示，“若不能完美控制弯曲（bow）、翘曲（warpage）和污染，背面集成的所有优势都将消失。”

       工艺复杂性和工艺参数管理也是主要挑战。混合键合和背面金属化需精确控制沉积、刻蚀和退火步骤。多数情况下，工艺窗口极度狭窄，以至于手动调整工艺参数不再可行。这需要机器学习（一种人工智能技术）的辅助，以发现稳定工艺条件。

     “现代刻蚀设备中，工艺参数的数量已接近天文数字，”Lam Research首席技术与可持续发展官Vahid Vahedi在ITF World演讲中表示，“一旦增加背面加工和混合键合，工艺空间将变得如此庞大，以至于需要AI和高级分析才能找到稳定操作窗口。”

       材料集成和原子级薄膜呈现另一层复杂性。随着器件垂直堆叠，薄膜厚度或成分的任何变化均会影响对准、良率和长期可靠性。选择性沉积技术（如原子层沉积，ALD）对构建整个晶圆表面的均匀界面来说非常关键。

     “一旦器件变为3D构架，每个单层都至关重要，”ASM首席执行官Hichem M’Saad在ITF World演讲中表示，“选择性ALD让我们实现通孔自对准，并保证当今全环绕栅（GAA）和未来的CFET器件的可靠性。”

检测与量测

       最后，检测和量测技术必须进一步发展。传统光学检测难以发现键合层间的空洞。尽管无损方法（包括红外成像和X射线断层扫描）正在准备，以尽早发现缺陷，但随着工艺步骤倍增和特征尺寸（即沟道长度）不断缩小，缺陷分类仍是瓶颈。

     “无损检测对良率优化至关重要，”Dielacher表示，“若不能在工艺流程的早期发现层间空洞，将导致高报废率。”

除最终阶段的量测外，制造商日益认识到在工艺更早期捕获潜在晶圆问题的重要性。即使轻微翘曲或弯曲也会在减薄和键合期间放大，导致对准失败或部分空洞，进而降低良率。

当多个合格裸片堆叠在一起时，经济风险甚至更高。单个晶圆中的潜在缺陷可破坏与其键合的所有其他层的价值。因此，部分晶圆厂正尝试更全面的宏观检测和偏差跟踪，从而在进入键合流程前标记高风险晶圆。

     “他们寻找的是芯片完整性的最大概率，”Microtronic应用总监Errol Akomer表示，“若在工艺早期发现问题，可在其演变为昂贵问题前，通过防护带排除。”

除提升良率外，早期检测还创建了每片晶圆随时间状态的详细记录，使故障发生时能更快进行溯源分析。

     “许多客户需要每片晶圆在不同工艺步骤时的图像记录，”Akomer表示，“若后续出现问题，可追溯其确切起点。”

这些实践源于汽车和航空航天等高可靠性市场，但对CMOS 2.0将日益重要，因为堆叠多层晶圆的成本和复杂性，将使偏差控制和可追溯性成为经济可行性分析的关键条件。

可靠性经济学

       尽管CMOS 2.0承诺在密度和性能方面的显著提升，但也带来与平面微缩根本不同的新可靠性和成本风险。最关键因素之一是良率累积。在单片晶圆堆叠中，每一层都必须严格满足规格。若任一层失效，整个组装体即失效。即使晶圆的缺陷率适当，缺陷导致的良率降低效应也会在各层累积，使有效良率降低至挑战商业可行性的水平。

       已知合格裸片(known-good-die)策略已在2.5D和多芯片模组中使用多年，允许制造商在最终组装前筛选单个裸片。在晶圆级键合中，关注点转向已知合格层（known-good-tiers）。这需要在每个制造阶段进行严格的在线测试和检测，以及工艺监控，以在细微变化传播至整个堆叠层之前发现。

     “在含50个功能单元的AI封装中，一个坏的GPU模块，会毁掉四十九个好的GPU模块，”英特尔代工服务院士Mark Gardener在ITF World演讲中表示，“裸片级分选和工艺流程中段测试插入，将会带来巨大的经济优势。”

       除良率外，现场可靠性变得更复杂。热循环、机械应力和电迁移会以不同方式影响不同层。失效分析也更困难，因为传统探测和成像技术通常无法无损测试埋入层，而不破坏系统的结构。随着器件进入量产，制造商将需要新策略以监测现场的状况，并预测现场可靠性随时间的退化。

另一经济层面的考虑是，3D晶圆堆叠的投资是否对所有市场都有意义。尽管高性能计算可以容忍更高的工艺成本，以获得密度和带宽，但许多其他领域可能会发现该方案在经济性上是不可行的。成熟节点将继续发挥重要作用，尤其在成本、功耗和可靠性比晶体管密度更重要的应用场景。

     “130纳米和22纳米等节点并非传统节点；它们对电气化和射频至关重要，”Global Foundries首席技术官Gregg Bartlett在ITF World演讲中表示，“我们在传统节点之外的研发投入可能不足。”

目前，CMOS 2.0的经济性，可能有利于那些关注点在卓越性能和节能方面的应用场景，这类应用场景通常能容忍更高的工艺成本。但随着工艺成熟度提升，部分优势可能向下迁移，正如先进封装在过去十年中所做的那样。

竞争性替代方案

       CMOS 2.0并非减小芯片尺寸的唯一策略。代工厂和系统公司也在大力投资替代路径，每条技术路径各有其优势和权衡。

       最成熟的替代方案是基于中介层的2.5D集成。该方法允许设计者将逻辑、存储器和模拟功能分解为独立裸片，然后在硅或有机基板上并排连接。其优势是灵活性。每颗裸片可在最合适节点制造、独立测试，并在流程后期组合。已知合格裸片策略的经济性、成熟工艺设备和更简单的良率管理，使2.5D方案对从高端GPU到网络ASIC的应用都具有吸引力。、然而，2.5D集成存在局限。即使采用先进重分布层和硅桥，chiplet间的I/O密度仍比混合键合低几个数量级。供电仍更复杂，且当数据穿越更长水平路径时，信号延迟增加。对需要巨大带宽和紧密集成的工作负载，2.5D存在短板。

       第二种替代方案是不进行晶圆堆叠的CFET器件的单片缩小。通过垂直组合n型和p型全环绕栅晶体管，设计者可降低单元高度并提升密度，而无需改变集成模型。该方法利用现有工艺流程，避免多层组件的对准和键合挑战。其权衡是微缩最终会重新遭遇CMOS 2.0试图通过增加第三维解决的相同互连和布线限制。

部分公司也在探索基于chiplet的3D集成，将堆叠与已知合格裸片的策略结合，进一步模糊封装与单片设计的界限。

最后一个考虑因素是，基础设施能否跟上设计和制造的复杂性。随着制程节点推进，流片、光学邻近校正（OPC）和验证所需计算资源呈指数增长。即使最先进的EDA流程，也随着晶体管数量的激增而面临压力。

     “OPC计算量每两年增长十倍，”英伟达先进技术副总裁Vivek Singh在ITF World演讲中表示，“按此速度，仅掩模合成就需要一百个超大规模数据中心。加速计算是我们应对复杂性的方式。”

       这些策略的选择将取决于产品需求、经济约束和生态系统完备度。多数情况下，答案可能不是单一的。混合键合、chiplet和单片CFET微缩可互补共存，以将摩尔定律延伸至纳米片时代之后。

展望与里程碑

       CMOS 2.0能否成为下一个标准平台，或保持实验性的小众领域，将取决于其最大技术障碍的解决速度。从原理上而言，晶圆级堆叠、背面供电和CFET集成的物理原理是可靠的。实践中，技术、经济和物流的清单很长。

       首先，亚微米混合键合必须证明可大规模的提供可靠、无空洞的互连。良率管理、在线检测和工艺控制对避免跨层损失累积至关重要。设备制造商和材料供应商已合作优化表面处理、键合化学和清洗方案。

     “混合键合已从研究走向量产，但低于1微米的可靠互连微缩，取决于诸多因素，例如完美的晶圆制备，”Dielacher表示，“过高的表面粗糙度，或任何污染，均会破坏界面，因此整个流程必须严格控制。”

       其次，背面感知EDA流程必须成熟。布局和布线引擎、时序签核工具和电源分析框架，需处理多层连接，而不是限制设计者。仿真模型必须以可信且可重复的方式捕获寄生相互作用、热梯度和机械应力。

     “EDA不会肚子解决此问题，”西门子数字工业软件产品管理高级总监JoeDavis表示，“生态系统必须共同开发方法和标准，否则学习曲线将过于陡峭。”

       第三，超薄晶圆材料和处理工艺必须更稳健。翘曲、弯曲和污染的控制需远超当今标准。

     “你可拥有最佳的设计工具和工艺模块，但若材料未就绪，一切皆无意义，”Brewer Science高级技术专家Douglas Guerrero表示，“材料准备是所有其他环节的守门人。”

       最后，生态系统内的公司必须协同开发。设备供应商、代工厂、EDA供应商和IP供应商均需在CMOS 2.0生产的标准、工作流和供应链方面达成一致。没有一家公司能独立解决这些挑战。

     “CMOS 2.0不是晶体管路线图。它是一个系统路线图，”IMEC的Ryckaert表示，“行业需决定在二维还是三维层面缩小晶体管尺寸。若能协同，将开启十年期的创新。若不能，我们可能陷入停滞。”

       近期，CMOS 2.0技术最可能出现在高性能计算、AI加速器和高端移动设备的细分市场中，其密度和带宽可证明投资合理性。随时间推移，若良率提升且工艺稳定，它可能进入更广阔的市场。

       目前，CMOS 2.0提供了后纳米片时代的一瞥，并提醒我们：晶体管的尺寸缩小，不再只是关乎晶体管，而是关乎整个系统——以分层堆叠的方式缩小系统尺寸，这需要新工具、新材料和新的思维方式。